Lagarto: Desarrollo de procesadores Open ISA y S.O. Open source

Una estrategia para impulsar el desarrollo de una industria nacional de TIC


#Education

El proyecto tiene como propósito el desarrollo de Propiedad Intelectual IP para Procesadores de Alto Desempeño y Sistemas Operativos. Asi mismo  promover la Aplicación y Transferencia de conocimiento  para ayudar al desarrollo de la  Industria de las TIC’s en México.

El proyecto busca a corto plazo la formación de grupos de investigación en las siguientes áreas estratégicas:
 
  1. Arquitectura de procesadores Súperescalares
  2. Técnicas de bajo consumo de energía
  3. Técnicas de planificación dinámica
  4. Arquitectura de procesadores Vectoriales
  5. Arquitectura de Procesadores Multi-Hilos
  6. Arquitecturas de Procesadores Multi-Núcleo
  7. Jerarquía de Memoria
  8. Técnicas de criptografía
  9. Modelos de Coherencia y Consistencia de Datos
  10. Redes de Interconexión
  11. Diseño RTL
  12. Diseño VLSI
  13. Desarrollo del BIOS
  14. Boot (Arranque y Carga)
  15. Sistemas Operativos (Kernel)
  16. Planificadores de S. O. (Scheduller).
A mediano plazo promover la transferencia y el aprovechamiento de conocimiento entre los centros de investigación y la academia y la industria del país.

Libros

2020:
Arquitectura de Computadoras de Alto Desempeño
Diseñando Lagarto I RISC-V
Autores: Marco A. Ramírez Salinas, Luis A. Villa Vargas

Tesis

Tesis

Nuevos temas


## DFT scan path insertion

En el diseño del preDrac hay un "debug ring" que es en esencia un boundary scan path y que fue diseñado como un módulo más. Sería interesante usar los comandos de Cadence Genus (o Synopsys DC) para insertar de forma automática uno o varios boundary scan paths a partir del diseño original. Estos se pueden usar como herramienta de debugging (como en nuestro diseño actual) o para test.

## Formal Verification
Se trata de explorar las herramientas de Formal Verification, incluidas en el paquete de Cadence. Es algo que no se ha hecho en el diseño actual, pero sería interesante poder hacerlo en nuevos diseños. El FV puede detectar problemas en el RTL que se escapen a las simulaciones típicas. Por tanto, puede haber algunas iteraciones entre síntesis y RTL hasta conseguir una FV "limpia".

##Clock gating y consumo de potencia
Se trata de usar la opción de insertar clock gating en la síntesis y evaluar su impacto en área, timing y consumo de potencia. El consumo de potencia se puede evaluar de dos maneras: la manera default es sin especificar una actividad realista, con lo cual la herramienta da una estimación (por exceso) de la actividad y la potencia. La manera más realista es generar patrones de actividad a partir de simulaciones realistas. Sería interesante evaluar y comparar el clock gating en estas dos situaciones.

Tesis en desarrollo

Implementación de Sistema Operativo para Procesador Lagarto
Moisés Arreola Zamora
Tesis de Maestría Centro del Investigación en Computación del IPN /Master in Innovation and Research in Informatics, Universitad Politécnica de Catalunya, Spain, 2019.

Cifrado de Memoria para Procesador basado en Aquitectura RISC-V
Oswaldo Ignacio Franco García
Tesis de Maestría Centro del Investigación en Computación del IPN /Master in Innovation and Research in Informatics, Universitad Politécnica de Catalunya, Spain, 2019.

Diseño, evaluación e implementación del protocolo de coherencia y consistencia de datos en sistemas multiprocesador con base en la arquitectura Lagarto RISC-V
Noé Bustamante Peralta
Tesis de Maestría Centro del Investigación en Computación del IPN /Master in Innovation and Research in Informatics, Universitad Politécnica de Catalunya, Spain, 2019.

Diseño, evaluación e implementación de predictores de líneas para anticipar fallos en memoria caché
Christian Axel escobar Quiroz
Tesis de Maestría Centro del Investigación en Computación del IPN, 2019.

Implementación de un Decodificador LDPC en FPGA
Alexis Silva Heredia
Tesis de Maestría Centro del Investigación en Computación del IPN /Master in Innovation and Research in Informatics, Universitad Politécnica de Catalunya, Spain, 2019.

SMT Architecture based on Lagarto processor
Jonnatan Mendoza Escobar
Tesis de Maestría Centro del Investigación en Computación del IPN /Master in Innovation and Research in Informatics, Universitad Politécnica de Catalunya, Spain, 2019.

Superscalar processor design for embedded systems
César Alejandro Hernández Calderón
Tesis de Doctorado, Centro del Investigación en Computación del IPN, 2019.

Interconection Network and Memory Hierarchy for Multi-core Processor based on the Lagarto I RISC-V Architecture
Neiel Israel Leyva Santes
Tesis de Maestría, Centro del Investigación en Computación del IPN, 2019.

Tesis sustentadas

From FPGA to ASIC: A RISC-V Processor Experience 
Carlos Rojas Morales
Tesis de Maestría, Centro del Investigación en Computación del IPN /Master in Innovation and Research in Informatics, Universitad Politécnica de Catalunya, Spain, 2019.

Low Energy DRAM Controller for Computer Systems 
Alberto González Trejo
Tesis de Maestría, Centro del Investigación en Computación del IPN /Master in Innovation and Research in Informatics, Universitad Politécnica de Catalunya, Spain, 2019.

Diseño de la jerarquía de memoria para procesadores embebidos
Gustavo Mondragón Gacía
Tesis de Maestría, Centro del Investigación en Computación del IPN, 2018.

Sistema de Arranque para un SoC tipo RISC
Iván Vargas Valdivieso
Tesis de Maestría, Centro del Investigación en Computación del IPN, 2018.

Non-conventional Vector Unit for Big Data Workloads
Julián Pavón Rivera
Tesis de Maestría, Centro del Investigación en Computación del IPN /Master in Innovation and Research in Informatics, Universitad Politécnica de Catalunya, Spain, 2018.

Diseño e implementación del PLB para el procesador Lagarto
Job Isaías Quiroz Mercado
Tesis de Maestría, Centro del Investigación en Computación del IPN, 2017. 

Design of a Load-Store Queue with Out-of-Order Execution
Abraham Josafat Ruíz Ramírez
Tesis de Maestría, Centro del Investigación en Computación del IPN /Master in Innovation and Research in Informatics, Universitad Politécnica de Catalunya, Spain, 2016.

Design and Implementation of OoO Execution Engine of FP arithmetic operations
Cristóbal Ramírez Lazo
Tesis de Maestría, Centro del Investigación en Computación del IPN /Master in Innovation and Research in Informatics, Universitad Politécnica de Catalunya, Spain, 2016.

Design and Implementation of a Multimedia Extension for a RISC Processor
Eduardo Jonathan Martínez Montes
Tesis de Maestría, Centro del Investigación en Computación del IPN /Master in Innovation and Research in Informatics, Universitad Politécnica de Catalunya, Spain, 2016.

Procesador de Sistema para Arquitectura RISC
Diana Olivia Martínez Trejo
Tesis de Maestría, Centro del Investigación en Computación del IPN, 2015.

Diseño de un ROB distribuido para procesadores súper-escalares
José Raúl García Ordaz
Tesis de Maestría, Centro del Investigación en Computación del IPN, 2010.